2004年12月15日德國慕尼黑/美國舊金山訊——在2004年12月13～15日于美國舊金山舉行的2004年IEEE（電子和電氣工程師學會）國際電子器件會議（IEDM）上，英飛凌科技公司（FSENYSE：IFX）的科學家宣讀了幾份論文，展示了他們取得的杰出成就。英飛凌和德國慕尼黑科技大學共同提出了一種適用于制造低壓數字和模擬電路的可伸縮性晶體管概念。現在，人們終于可以將互補穿隧式場效應晶體管（TFET）用于標準硅工藝，制造出具備出色靜態和動態性能的芯片。
慕尼黑科技大學的Doris Schmitt-Landsiede教授評論道：“這是將TEFT研究成果轉化為工業應用的一個重要的里程碑。”立足于這一概念，科學家們開發出了一種新的低功率電路族，顯示出能耗極低的優點，并證明了TEFT同標準互補金屬氧化半導體（CMOS）工藝及電路設計的兼容性。“一直被人們認為是寄生效應的量子機械穿隧效應被用于該電路中，”英飛凌公司的工程師Thomas Nirschl 解釋說，他目前正在慕尼黑科技大學擔任TEFT項目的主要研究人員。
正如摩耳定律所規定的一樣，在過去近四十年的時間里，微電子技術的進步是以不斷優化材料、工藝和流程的成本效益為基礎的。一些領先的半導體廠商，如英飛凌，在縮小芯片尺寸方面不遺余力。然而，正如《國際半導體技術藍圖》（ITRS）所指出的一樣，將常規CMOS晶體管變小，對于45納米工藝（將于2010年采用）以及更加微細的工藝來說已變得越來越困難。短通道效應在所有的標準金屬氧化物半導體場效應晶體管（MOSFET）中都是常見的，它表明隨著柵極的長度減少到接近源極和漏極的耗盡層的寬度時，源擴散和漏擴散會一起降低。通過提高通道區摻雜，可以降低短通道效應，但其代價是電子遷移率降低、速度減慢、發生電子雪崩擊穿的危險加大。為了保持對MOSFET短通道的柵控，柵極介質的厚度也必須減小。由于常規二氧化硅可能發生穿隧漏電，因此需要采用新材料。如何將這些高-k電介質融合在一起，向CMOS工藝提出了一個巨大的挑戰。在模擬電路中，短通道效應會影響電路可實現的放大率。因此，在最新一期的《國際半導體技術藍圖》中，有一部分專門闡述模擬電路，要求其gm/gDS放大系數大于100。
解決上述問題的方案之一就是應用量子機械TEFT。和MOSFET相比，由于工作原理不同，TEFT有可能進一步縮小電路的尺寸，并降低電壓。由英飛凌公司和慕尼黑科技大學共同提出的TEFT結構，在通道的源極側有一個隧道結。在不導電的TEFT中，源極和漏極之間有一個p-n結二極管，其結果是極低的漏泄電流。當向柵極正向加偏壓，從而形成金屬氧化物半導體（MOS）通道時，齊納隧道電流將具備陡然接通特性。研究人員第一次在不進行任何改變的情況下，使用標準硅工藝制造出了TEFT，它的可伸縮性可以通過130納米和90納米兩種不同的工藝驗證。在慕尼黑科技大學被開發出來的低功率TCMOS（TFET-CMOS）芯片可以直接取代標準CMOS芯片的功能。研究人員還制造出幾款演示電路，在芯片上驗證TFET和MOSFET在工藝流程和電路性能等方面的兼容性。結果顯示，TCMOS最高可將靜態能耗降低100倍，具體視輸入矢量而定。
憑借其優異的開關特性，TEFT還非常適于制造集成模擬電路。短通道效應的降低可以改善電路的模擬屬性，在VDS = VGS = 0.6V的工作電壓下，英飛凌的測試表明，TEFT的電路放大率達到110，因此TEFT可以被用來制造超低壓模擬電路。
TEFT的工作原理還適用于其它MOS柵控電路。借助于其集成化基板和阱接觸，TEFT非常適于局部耗散絕緣硅技術（PDSOI）。在標準PDSOI MOSFET中，浮體效應被消除。工藝和芯片模擬表明TEFT可以被縮小到20納米，而不會產生短通道效應，這使得柵極氧化層厚度可以更高，而無須采用高-k柵極電介質。
英飛凌在國際電子器件會議上宣讀的其它論文包括：
《高度可伸縮性50納米以下垂直雙柵DRAM芯片》
《具有可生產性的深槽DRAM芯片設計》
《3.3 ps鍺化硅雙極型工藝》
《分子柵極電介質低壓撓性有機電路》
《新興固定記憶技術的現狀和前景》
《互連電路碳納米管》
英飛凌簡介
英飛凌科技公司總部設在德國慕尼黑，主要為汽車和工業領域、有線通信市場應用、安全移動解決方案和存儲器產品提供半導體產品和系統解決方案。作為一家跨國公司，英飛凌公司在美國的總部設在加州圣荷塞市，亞太區總部設在新加坡，日本總部設在東京。2003年財政年度（結束于9月份），英飛凌公司銷售收為61.5億歐元，全球員工約32,300名。（新聞稿 偉達提供 2004-12-20）